[发明专利]90纳米CMOS工艺下带偏置电路的静电放电箝位电路

摘要

本发明公开了一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，主要解决现有90纳米CMOS工艺下的静电放电箝位电路中，RC网络静态漏电大的问题。该电路包括RC网络、反相器、箝位器件和偏置电路；偏置电路给RC网络里的PMOS管Mp3提供栅极的偏置电压Vb，由于偏置电压Vb是高电压，故PMOS管Mp3的源栅电压减小，等效电阻增大，使RC网络的静态漏电减小；静电放电时，受偏置的RC网络检测到静电放电后，给反相器输入检测电压CLK，反相器接收到该检测电压后，给箝位器件输入栅极驱动电压Vg，以开启箝位器件，泄放静电放电电荷。本发明提高了90纳米CMOS工艺下静电放电箝位电路的能效，可用于集成电路的设计。

主权项

一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，包括：RC网络，由第一电容C1、第二电容C2和第三PMOS管Mp3连接组成，用于检测静电放电，并输出检测电压CLK；反相器，由第四PMOS管Mp4与第一NMOS管Mn1连接组成，用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；箝位器件，用于在静电放电时开启，以泄放静电放电电荷；其特征在于，RC网络的输入端设有偏置电路，用于给RC网络提供偏置电压Vb，提高RC网络中第三PMOS管Mp3的等效电阻，以减小对电容面积的需求，从而减小RC网络的漏电；所述偏置电路，包括第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb。