[发明专利]基于数字移相提高延时精度的方法有效
| 申请号： | 201310281818.0 | 申请日： | 2013-07-05 |
| 公开（公告）号： | CN103368543A | 公开（公告）日： | 2013-10-23 |
| 发明（设计）人： | 崔伟;王新伟;范松涛;周燕 | 申请（专利权）人： | 中国科学院半导体研究所 |
| 主分类号： | H03K17/28 | 分类号： | H03K17/28 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 宋焰琴 |
| 地址： | 100083 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于数字移相提高延时精度的方法，该方法使用现场可编程门阵列(FPGA)产生两路逻辑门电路(Transistor-Transistor Logic，TTL)信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期，其延时数值可实时配置。本发明利用FPGA的数字移相技术提高了延时精度可提高选通三维成像中对目标物的测距精度，同时提高了系统的集成度和便携性。 | ||
| 搜索关键词： | 基于 数字 提高 延时 精度 方法 | ||
【主权项】：
一种基于数字移相提高延时精度的方法，其特征在于，该方法使用现场可编程门阵列FPGA产生两路逻辑门电路TTL信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期。
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