[发明专利]一种非定长码高速拼接硬件实现装置有效
| 申请号： | 201310395810.7 | 申请日： | 2013-09-04 |
| 公开（公告）号： | CN103458247B | 公开（公告）日： | 2016-04-27 |
| 发明（设计）人： | 李冰;张林;刘勇;赵霞;王刚;董乾 | 申请（专利权）人： | 东南大学 |
| 主分类号： | H03M7/40 | 分类号： | H03M7/40 |
| 代理公司： | 南京经纬专利商标代理有限公司 32200 | 代理人： | 许方 |
| 地址： | 214135 江*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种非定长码高速拼接硬件实现装置，包括8码字拼接模块和定长码至定长码拼接模块，其中，8码字拼接模块用于将输入的非定长码拼接成8比特定长码数据；定长码至定长码拼接模块用于将上述拼接后的8比特定长码数据拼接成定长码数据并输出；本发明所设计的一种非定长码高速拼接硬件实现装置能够在实现高速拼接非定长码的同时，有效的减少硬件资源使用。 | ||
| 搜索关键词： | 一种 定长 高速 拼接 硬件 实现 装置 | ||
【主权项】：
一种非定长码高速拼接硬件实现装置，其特征在于，包括8码字拼接模块和定长码至定长码拼接模块，其中，8码字拼接模块用于将输入的非定长码拼接成8比特定长码数据；定长码至定长码拼接模块用于将上述拼接后的8比特定长码数据拼接成定长码数据并输出；其中，所述8码字拼接模块包括码长累加模块、累加和译码模块、第一数据暂存阵列、第二数据暂存阵列和多路选择器，其中，码长累加模块用于累计到当前位置的非定长码的码元总长；累加和译码模块用于将上述非定长码的码元总长解析成拼接控制信号，并分别传输至第一数据暂存阵列、第二数据暂存阵列和多路选择器；第一数据暂存阵列和第二数据暂存阵列根据上述控制信号依次交替暂存码字数据，所述多路选择器根据上述控制信号选取其中码字数据存满的数据暂存阵列，将其中的码字数据以8比特定长码数据形式输出。
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