[发明专利]三维叠层半导体结构及其制造方法

摘要

本发明公开了一种三维叠层半导体结构及其制造方法，三维叠层半导体结构，包括多个叠层形成于一衬底上、至少一接触孔垂直形成于这些叠层其中之一、一导电体形成于接触孔内、一电荷捕捉层至少形成于这些叠层的侧壁处。其中的一叠层包括一多层柱体包括多层绝缘层和多层导电层交替叠层而成，和一介电层形成于多层柱体上。接触孔穿过对应叠层的介电层、这些绝缘层和这些导电层。接触孔内的导电体连接对应叠层的这些导电层。其中，导电体的上表面高过于对应叠层的多层柱体的上表面。

主权项

一种三维叠层半导体结构(3D stacked semiconductor structure)，包括：多个叠层(stacks)形成于一衬底上，且这些叠层中的每一个均包括：一多层柱体(multi‑layered pillar)包括多层绝缘层和多层导电层交替叠层而成；一介电层(dielectric layer)形成于该多层柱体上；至少二接触孔(contact hole)分别垂直形成于这些叠层其中至少二个，且该至少二接触孔穿过对应的该叠层的该介电层、这些绝缘层和这些导电层；至少二导电体(conductor)形成于该至少二接触孔内并连接对应的该叠层的这些导电层；一电荷捕捉层(charging trapping layer)至少形成于这些叠层的侧壁处；和一导电条形成于这些叠层上方且接触该电荷捕捉层，该导电条横跨于该至少二导电体之上，以连接该至少二导电体；其中该至少二导电体的上表面高过于对应的该叠层的该多层柱体的上表面。