[发明专利]门级仿真中验证时序问题的系统及方法

摘要

一种在集成电路设计的门级仿真（GLS）中验证时序问题的方法，所述集成电路设计包括多个单元，所述方法包括运行所述设计的行为模型的仿真例程，以及获取第一仿真结果。如果在单元处存在可能的时序冲突，与强制不确定值对应，则将单元的仿真输出强制为第一值，并获取第二仿真结果。如果该结果为负性的，则产生该单元处的明显的时序冲突的报告。如果该第二仿真结果为正性的，则将单元的输出强制为第二值，并获取第三仿真结果。如果该结果为负性的，则产生在该单元处明显的时序冲突的报告，但是，如果其为正性的，则产生没有明显的时序冲突的报告。

主权项

1.一种用于在集成电路设计的门级仿真中验证时序问题的系统，所述集成电路设计具有多个单元，所述系统包括：存储器，用于存储所述集成电路设计和指令；以及处理器，耦接到所述存储器，其中所述指令在所述处理器上执行以运行所述集成电路设计的行为模型的仿真例程，并获取第一仿真结果，其中所述处理器包括，用于如果所述第一仿真结果在单元处产生可能的时序冲突，与强制的不确定值对应，则强制所述单元的仿真输出为第一值，重新运行所述仿真例程，并获取第二仿真结果的装置，用于如果所述第二仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述明显的时序冲突的报告的装置；用于如果所述第二仿真结果并不在所述单元处产生明显的时序冲突，则产生所述单元的仿真输出的状态和所述第一值的报告，强制所述单元的仿真输出为第二值，重新运行所述仿真例程，并获取第三仿真结果的装置；用于如果所述第三仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述明显的时序冲突的报告的装置；以及用于如果所述第三仿真结果在所述单元处并不产生明显的时序冲突，则完成所述仿真的装置。