[发明专利]存储器线路结构以及其半导体线路制作工艺

摘要

本发明公开了一种用以形成特定图形特征的半导体制作工艺，其步骤包含：在基底上形成一目标层以及等间隔排列的内核体、共形地形成一硬掩模层、在硬掩模层上形成第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域包含两个以上的该些内核体、进行一第一蚀刻制作工艺去除该预定区域以外部分的硬掩模层，以裸露出部分内核体、去除该些裸露的内核体、在该预定区域内形成一第二光致抗蚀剂，其至少涵盖该预定区域中所有的凹槽、以及进行一第二蚀刻制作工艺图形化该目标层。

主权项

一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：依序在一基底上形成一目标层以及多个等间隔排列的内核体，该些内核体具有一相同宽度；在该目标层与该些内核体上共形地形成一间隙壁材料层，如此该间隙壁材料层形成有多个沟槽，各该沟槽位于两相邻的内核体之间；在该间隙壁材料层上形成一第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域涵盖至少两个该些内核体以及至少一该沟槽；以该第一光致抗蚀剂为掩模进行一第一蚀刻制作工艺去除该预定区域以外部分的该间隙壁材料层，以裸露出位于该预定区域以外的该些内核体；去除该些裸露的内核体以裸露出其下方的该目标层；在该预定区域内的该间隙壁材质层上形成一第二光致抗蚀剂，该第二光致抗蚀剂至少涵盖该预定区域中所有的该沟槽；以及以剩余的该间隙壁材质层以及该第二光致抗蚀剂为掩模进行一第二蚀刻制作工艺，以图形化该目标层。