[发明专利]一种基于内插的全数字高速并行定时同步方法无效
| 申请号： | 201310697727.5 | 申请日： | 2013-12-18 |
| 公开（公告）号： | CN103746790A | 公开（公告）日： | 2014-04-23 |
| 发明（设计）人： | 姜晓斐 | 申请（专利权）人： | 中国电子科技集团公司第五十四研究所 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00 |
| 代理公司： | 河北东尚律师事务所 13124 | 代理人： | 王文庆 |
| 地址： | 050081 河北省石家*** | 国省代码： | 河北;13 |
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| 摘要： | 本发明公开了一种基于内插的全数字高速并行定时同步方法，并行内插滤波器对接收到的并行数字信号进行定时同步插值，输出插值后的并行数字信号；并行定时误差检测器计算插值后并行数字信号的定时误差信号，并求得平均定时误差信号；平均定时误差信号经环路滤波器进行滤波，并输出步长调整信号；并行数字控制振荡器根据步长调整信号调整内部控制字，进而控制并行内插滤波器在最佳采样点对并行数字信号进行插值，从而实现定时同步。本发明适用于数百兆比特每秒乃至吉比特每秒高速传输速率下的任何调制方法和编码方式，不受载波频率偏差和相位偏差的影响，无需载波恢复即可准确地完成定时同步。 | ||
| 搜索关键词： | 一种 基于 内插 数字 高速 并行 定时 同步 方法 | ||
【主权项】：
一种基于内插的全数字高速并行定时同步方法，其特征在于包括以下步骤：（1）并行内插滤波器对接收到的N路并行数字信号分别进行定时同步插值，N是大于1的自然数；并行内插滤波器将插值后的N路并行数字信号对外输出，同时将插值后的N路并行数字信号输入至并行定时误差检测器；（2）并行定时误差检测器分别计算插值后N路并行数字信号的定时误差信号，并求得平均定时误差信号；将平均定时误差信号输出至环路滤波器；（3）环路滤波器对平均定时误差信号进行滤波，并输出步长调整信号至并行数字控制振荡器；（4）并行数字控制振荡器接收步长调整信号，调整并行数字控制振荡器内部控制字，进而调整内插采样点的位置，并行数字控制振荡器将得到的分数间隔补偿信号和内插使能信号输出至并行内插滤波器；（5）并行内插滤波器根据分数间隔补偿信号和内插使能信号在调整后的内插采样点对N路并行数字信号进行插值同步。
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