[发明专利]一种差分的浮栅型DRAM存储单元无效
| 申请号： | 201310723105.5 | 申请日： | 2013-12-25 |
| 公开（公告）号： | CN103745742A | 公开（公告）日： | 2014-04-23 |
| 发明（设计）人： | 李力南;翁宇飞 | 申请（专利权）人： | 苏州宽温电子科技有限公司 |
| 主分类号： | G11C11/4063 | 分类号： | G11C11/4063 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 215000 江苏省苏州*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，M1和M2的上面是源线SL控制电路模块，M1和M2的下面是位线BL控制电路模块和灵敏放大电路模块，M1和M2的源极分别作为存储单元的两根源线SL1和SL2；M1和M2的漏极分别作为存储单元的两根位线BL1和BL2；M1和M2的第二层栅极作为存储单元的控制栅CG1和CG2。本发明的工艺和单管浮栅动态存储器的工艺一样，设计难度小，设计成本低；采用差分输入方案，不需要设计复杂度灵敏性很高的基准参考电路，差分输入可以扩大了读操作时的可区分电流范围，读操作可靠性得到明显增强。 | ||
| 搜索关键词： | 种差 浮栅型 dram 存储 单元 | ||
【主权项】：
一种差分的浮栅型DRAM存储单元，其特征在于：包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2的上面是源线SL控制电路模块，所述晶体管M1和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和所述晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和所述晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和所述晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2。
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