[实用新型]一种可编程的非交叠时钟产生电路有效

专利信息
申请号: 201320033750.X 申请日: 2013-01-22
公开(公告)号: CN203278775U 公开(公告)日: 2013-11-06
发明(设计)人: 周莉;潘芦苇;孙涛;陈鹏;高园园 申请(专利权)人: 山东大学
主分类号: H03K3/78 分类号: H03K3/78
代理公司: 济南金迪知识产权代理有限公司 37219 代理人: 吕利敏
地址: 250100 山*** 国省代码: 山东;37
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摘要: 实用新型涉及一种可编程的非交叠时钟产生电路,包括两条信号支路和反相模块(3),所述两条信号支路中的支路A,包括串联连接的逻辑模块(11)、延时模块(12)和选择控制模块(13),所述选择控制模块(13)与信号输出端clka相连;所述两条信号支路中的支路B,包括串联连接的逻辑模块(21)、延时模块(22)和选择控制模块(23),所述选择控制模块(23)和信号输出端clkb相连;本实用新型所述的电路改变现有的非交叠时钟产生电路结构,使其产生非固定的非交叠时钟延时,根据输入时钟信号的频率不同而改变延时,扩大了所述非交叠时钟电路的应用范围。
搜索关键词: 一种 可编程 交叠 时钟 产生 电路
【主权项】:
一种可编程的非交叠时钟产生电路,其特征在于,该电路包括两条信号支路和反相模块(3),所述两条信号支路中的支路A,包括串联连接的第一逻辑模块(11)、第一延时模块(12)和第一选择控制模块(13),所述第一选择控制模块(13)与信号输出端clka相连;所述两条信号支路中的支路B,包括串联连接的第二逻辑模块(21)、第二延时模块(22)和第二选择控制模块(23),所述第二选择控制模块(23)和信号输出端clkb相连;信号输入端clk与反相模块(3)的输入端和第一逻辑模块(11)的一个输入端相连,所述第一逻辑模块(11)的另一个输入端与信号输出端clkb相连;所述反相模块3的输出端与第二逻辑模块(21)的一个输入端相连,所述第二逻辑模块(21)的另一个输入端与信号输出端clka相连; 所述第一延时模块(12)包括串联的n个延时单元;所述第一选择控制模块(13)包括反馈点选择模块(131)和延时可编程控制模块(132);所述可编程控制模块(132)包括m个控制端,所述反馈点选择模块(131)包括m个控制位,相邻延时单元之间设置有串联节点n‑1个,所述串联节点(即反馈点)分别与反馈点选择模块(131)上的输入端相连, 每个延时单元的延时T满足公式(1) n×T<(Tclk/2)                   (1) 公式(1)中,n=2^m,m为大于2的整数,T为一个延时单元的延时,Tclk为信号输入端clk的输入信号的周期;可编程控制模块(132)通过对反馈点选择模块(131)的m 个控制位进行控制,进而选择不同数量的延时单元串联入所述的支路A,从而实现非交叠时间的可编程; 所述第二延时模块(22)包括串联的n个延时单元;所述第二选择控制模块(23)包括反馈点选择模块(231)和延时可编程控制模块(232);所述可编程控制模块(232)包括m个控制端,所述反馈点选择模块(231)包括m个控制位,相邻延时单元之间设置有串联节点n‑1个,所述串联节点(即反馈点)分别与反馈点选择模块(231)上的输入端相连。
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