[实用新型]应用于TDI-CIS的时域累加器

摘要

本实用新型涉及微电子学的模拟集成电路设计领域，为消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本实用新型采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化。本实用新型主要应用于模拟集成电路设计。

主权项

一种应用于TDI‑CIS的时域累加器，包括：像素阵列，其特征是，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；像素阵列曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，模拟信号的大小决定VCDL的延迟时间；VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL；最后一级的VCDL的输出端均和采样开关Sn的一端相连，采样开关Sn为累加完成开关；Sn的另一端和PD相位检测器的一端相连；PD相位检测器完成累加时间量的输出；所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个D触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连。