[实用新型]一种高速延迟锁相环

摘要

本实用新型涉及一种高速延迟锁相环，包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，分频器的输入端接输入时钟，分频器与第一DLL延迟链连接，第一DLL延迟链与第二DLL延迟链之间通过第一反相器连接，第二DLL延迟链通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，DLL逻辑控制电路控制第一DLL延迟链和第二DLL延迟链，时钟组合电路的输出、输入时钟均进入DLL鉴相器的输入端，DLL鉴相器的输出端与DLL逻辑控制电路连接。解决了现有的延迟锁相环存在高频时钟信号丢失的技术问题，本实用新型克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。

主权项

一种高速延迟锁相环，包括时钟组合电路、DLL逻辑控制电路以及DLL鉴相器，其特征在于：还包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，所述分频器的输入端接输入时钟，所述分频器的输出端与第一DLL延迟链连接，所述第一DLL延迟链与第二DLL延迟链之间通过第一反相器连接，所述第二DLL延迟链的输出端通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，所述DLL逻辑控制电路同时控制第一DLL延迟链和第二DLL延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL鉴相器的输入端，所述DLL鉴相器的输出端与DLL逻辑控制电路连接。