[发明专利]经改善低电压写入速度位单元有效
| 申请号： | 201380005949.4 | 申请日： | 2013-01-23 |
| 公开（公告）号： | CN104067345B | 公开（公告）日： | 2017-05-03 |
| 发明（设计）人： | 乔舒亚·L·帕克特;马尼什·加尔吉;哈里什·尚卡尔 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G11C11/412 | 分类号： | G11C11/412;G11C11/419 |
| 代理公司： | 北京律盟知识产权代理有限责任公司11287 | 代理人： | 宋献涛 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 在低功率CPU中，用以降低功率的最佳方式为降低供应电压。大部分低电压存储器阵列使用8T单元(450)，所述8T单元(450)具有读取稳定性抗扰性以便在低电压下操作。本发明的实施例确定写入字线(WWL410)何时上升。如果所述确定(标头pFET430)展示所述WWL已上升，那么多个p沟道场效应晶体管(pFET432、434)中的至少一者与电压供应断开，且多个n沟道场效应晶体管nFET通过门晶体管(440、442)中的至少一者断开。 | ||
| 搜索关键词： | 改善 电压 写入 速度 单元 | ||
【主权项】：
一种用于改善存储器的性能的设备，其包括：位单元，其包括第一pFET，其具有源极及漏极；第一nFET，其具有源极及漏极；第二pFET，其具有源极及漏极；第二nFET，其具有源极及漏极；第一通过门晶体管，其具有第一端子及连接到所述第一pFET和所述第一nFET的所述漏极的第二端子；第二通过门晶体管，其具有第一端子及连接到所述第二pFET和所述第二nFET的所述漏极的第二端子；驱动器，其具有连接到所述第一通过门晶体管及所述第二通过门晶体管的所述第一端子的输出端口；标头pFET，其具有连接到所述驱动器的所述输出端口的栅极，且具有连接到所述第一pFET的所述源极及连接到所述第二pFET的所述源极的漏极；以及标尾nFET，其具有耦合到所述驱动器的输入端口且经配置以接收与所述驱动器的所述输出端口的电压互补的电压的栅极，且具有连接到所述第一nFET的所述源极及所述第二nFET的所述源极的漏极。
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