[发明专利]存储器访问控制模块以及相关方法

摘要

第一(104)和第二(106)数据接口提供去往多个存储器区(109A‑109D)和来自多个存储器区(109A‑109D)的数据传输。第一数据接口(104)使用第一总线大小(bs1)和第一时钟频率(clk1)。第二数据接口(106)使用第二总线大小(bs2)和第二时钟频率(clk2)。第二总线大小(bs2)是第一总线大小(bs1)的整数倍。第一时钟频率(clk1)是第二时钟频率(clk2)的整数倍。分道器模块(105)将来自第二数据接口(106)的数据分割为第一总线大小(bsl)的数据段并使用第一时钟频率(clk1)将它们发送所述多个存储器区中的寻址的那些存储器区(109A‑109D)。分道器模块(105)根据第一总线大小(bs1)和第一时钟频率(clk1)从多个存储器区(109A‑109D)接收数据，将所述数据组合为第二总线大小(bs2)，并使用第二时钟频率(clk2)将所述数据发送到第二数据接口(106)。

主权项

1.一种存储器访问控制模块，包括：第一数据接口，用于根据第一数据总线位大小和第一时钟频率向第一数据通信总线和从第一数据通信总线进行数据传输；多个仲裁模块，被连接以根据所述第一数据总线位大小和所述第一时钟频率与所述第一数据接口进行数据通信；多个存储器区，被连接以根据所述第一数据总线位大小和所述第一时钟频率与所述多个仲裁模块进行数据通信，使得所述多个存储器区的每一个被连接以与所述多个仲裁模块中的不同的一个仲裁模块进行数据通信；第二数据接口，用于根据第二数据总线位大小和第二时钟频率向第二数据通信总线和从第二数据通信总线进行数据传输，所述第二数据总线位大小是所述第一数据总线位大小的整数倍，所述第一时钟频率是所述第二时钟频率的整数倍；分道器模块，被连接以根据所述第二数据总线位大小和所述第二时钟频率与所述第二数据接口进行数据通信，所述分道器模块还被连接以根据所述第一数据总线位大小和第一时钟频率与所述多个仲裁模块进行数据通信，其中所述分道器模块包括数据缓冲器、数据传输控制器、数据先进先出、第一加载/储存MUX、以及第二加载/储存DEMUX，所述分道器模块被配置为：a)在储存操作期间，将从所述第二数据接口接收的数据从所述第二数据总线位大小分割为所述第一数据总线位大小的多个数据段，b)在所述储存操作期间，根据所述第一时钟频率将所述第一数据总线位大小的数据段经由所述多个仲裁模块中的相应的那些沿各自的数据通道发送到所述多个存储器区中的寻址的那些存储器区，c)在加载操作期间根据所述第一数据总线位大小和第一时钟频率从所述多个存储器区中的寻址的那些存储器区经由所述多个仲裁模块中的相应的那些接收数据，以及d)根据所述第一数据总线位大小和所述第一时钟频率通过所述数据缓冲器将所接收到的数据发送到所述数据传输控制器，通过使用所述数据传输控制器将所接收的数据组合成第二数据总线位大小，并且根据所述第二时钟频率将所组合的数据发送到所述第一加载/储存MUX，根据所述第二数据总线位大小和所述第二时钟频率，将所组合的数据通过所述数据先进先出发送并且从所述第二加载/储存DEMUX输出。