[发明专利]一种加载CPLD芯片的装置及方法

摘要

本发明公开了一种CPLD芯片加载的装置及方法，仅通过在CPU和隔离模块之间增加一个低成本的计数模块，就可以保证CPU在上电复位时无论GPIO口的状态是高电平、低电平还是高阻态，均可以利用CPU的GPIO管脚模拟JTAG专用接口的时序，完成对CPLD芯片软件升级/更新的可靠加载。

主权项

一种加载CPLD芯片的装置，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其特征在于，所述装置包括有计数模块和隔离模块，其中，所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态接通状态；计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连；进一步地，在计数模块的溢出管脚TCU与隔离模块的控制管脚OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态。