[发明专利]混合DRAM存储器及降低该DRAM存储器刷新时功耗的方法有效
| 申请号： | 201410040107.9 | 申请日： | 2014-01-27 |
| 公开（公告）号： | CN103810126B | 公开（公告）日： | 2017-06-13 |
| 发明（设计）人： | 景蔚亮;陈邦明 | 申请（专利权）人： | 上海新储集成电路有限公司 |
| 主分类号： | G06F13/28 | 分类号： | G06F13/28 |
| 代理公司： | 上海申新律师事务所31272 | 代理人： | 吴俊 |
| 地址： | 201500 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开的一种混合DRAM存储器及降低该DRAM存储器刷新时功耗的方法，通过将非易失性存储器与DRAM主存储器相结合，并利用非易失性存储器中指定的存储单元替代DRAM主存储器中的尾端存储单元，从而大大提高了刷新周期，降低刷新频率，极大地降低了DRAM主存储器的刷新功耗。 | ||
| 搜索关键词： | 混合 dram 存储器 降低 刷新 功耗 方法 | ||
【主权项】：
一种混合DRAM存储器，其特征在于，包括DRAM主存储器、非易失性存储器和逻辑检测模块；所述DRAM主存储器与所述逻辑检测模块双向通信连接，所述DRAM主存储器和所述非易失性存储器双向通信连接，所述逻辑检测模块与所述非易失性存储器双向通信连接；其中，所述逻辑检测模块检测所述DRAM主存储器的工作状态，根据其获取的工作状态数据于所述DRAM主存储器中设置尾端存储单元和主存储单元，并将所述非易失性存储器与所述DRAM主存储器进行结合，根据所获取的所述DRAM主存储器的工作状态数据来决定是否利用所述逻辑检测模块控制所述非易失性存储器替代所述尾端存储单元进行读取和存储数据操作，同时根据该工作状态数据设定所述DRAM主存储器的刷新周期，且所述逻辑检测模块根据设定的刷新周期控制所述DRAM主存储器与所述非易失性存储器之间的数据传递。
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