[发明专利]基于模拟延迟锁相环的时钟产生器有效
| 申请号： | 201410310797.5 | 申请日： | 2014-07-01 |
| 公开（公告）号： | CN104113332A | 公开（公告）日： | 2014-10-22 |
| 发明（设计）人： | 李登全;张靓;朱樟明;杨银堂 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18 |
| 代理公司： | 北京银龙知识产权代理有限公司 11243 | 代理人： | 许静;黄灿 |
| 地址： | 710071*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提供一种基于模拟延迟锁相环的时钟产生器，包括：用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。本发明的闭环反馈系统产生六组占空比为50％的延迟时钟信号，并通过边沿组合电路对六组占空比为50％的延迟时钟信号进行组合处理，产生六组占空比为20％的输入时钟信号作为六通道时间交织逐次逼近型模数转换器的输入时钟，解决了传统输入时钟信号不够精确的问题。 | ||
| 搜索关键词： | 基于 模拟 延迟 锁相环 时钟 产生器 | ||
【主权项】：
一种基于模拟延迟锁相环的时钟产生器，应用于时间交织逐次逼近型模数转换器，其特征在于，包括：用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。
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