[发明专利]SRAM存储器的中央管控电路有效
| 申请号： | 201410374415.5 | 申请日： | 2014-07-31 |
| 公开（公告）号： | CN105304121B | 公开（公告）日： | 2018-11-16 |
| 发明（设计）人： | 黄瑞锋;郑坚斌;于跃;吴守道;彭增发;王林 | 申请（专利权）人： | 展讯通信（上海）有限公司 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 骆苏华;吴敏 |
| 地址： | 201203 上海市浦东新区浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 一种SRAM存储器的中央管控电路，包括：内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；预译码和驱动电路，适于依据所述外部时钟信号和内部时钟信号产生预字线脉冲；在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应。 | ||
| 搜索关键词： | sram 存储器 中央 电路 | ||
【主权项】：
1.一种SRAM存储器的中央管控电路，其特征在于，包括：内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；预译码和驱动电路，适于依据所述外部时钟信号的上升沿产生预字线脉冲的上升沿，依据所述内部时钟信号的下降沿产生所述预字线脉冲的下降沿；在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应，所述预译码和驱动电路包括：控制单元和传输单元；所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于所述内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿。
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