[发明专利]基于VHF频段的单片集成频率合成器

摘要

本发明为一种基于VHF频段的单片集成频率合成器，包含有：输入接口及电源滤波电路1，FPGA时序控制电路2，PLL锁相环电路3，晶振及放大滤波电路4，缓冲放大电路及输出接口5，共5个部分相结合构成一个整体。采用单片集成PLL+VCO电路构成频率合成器模块，设计该芯片工作于小数分频模式，采用VCO自动校准频率模式，使得频率可以迅速切换获得，在工作频带近3个倍频程内实现了良好的功率平坦性；采用PLL芯片电路，较之DDS直接频率合成，得到的频谱杂散相噪更小；较之分立元件构成VCO电路，其温度特性更好，失锁跳周概率更低；采用单片集成PLL+VCO芯片，其调试难度大幅度降低、体积更小，可靠性能得到大幅度改善。

主权项

一种基于VHF频段的单片集成频率合成器，包含有：输入接口及电源滤波电路（1），FPGA时序控制电路（2），PLL锁相环电路（3），晶振及放大滤波电路（4），缓冲放大电路及输出接口（5），共5个部分相结合构成一个整体，其特征是：a. 所述PLL锁相环电路（3），又包括锁相集成芯片电路（31）和环路滤波器电路（32）；且锁相集成芯片电路（31）中锁相集成芯片U3的第15脚与匹配电阻R11一端和匹配电容C7输出端相交于A点；锁相集成芯片U3的第4脚与环路滤波器电路（32）中的电容C8、电阻R4和R5的一端相交于B点；锁相集成芯片U3的第23脚与环路滤波器电路（32）中的电阻R6和电容C11的输入端相交于D点，锁相集成芯片U3的第29脚与匹配电容C12的输入端相连，锁相集成芯片U3第30至33脚依次分别于FPGA时序控制电路（2）中U1的第30脚、第29脚、第28脚和第32脚相连接，匹配电容C12的输出端与缓冲放大电路及输出接口（5）中电阻R7和R8的输入端相交于Q点；用于鉴相器接收FPGA时序控制电路送过来的PLL控制码，进行鉴频/鉴相，达到快速锁定、频率切换、锁定检测和功率输出，合成所需的频率；b. 所述FPGA时序控制电路（2），又包括FPGA芯片电路（21）和EEPROM芯片电路（22）；且包括FPGA芯片电路（21）中U1的第34脚、第35脚依次分别与EEPROM芯片电路（22）中U2的第5脚、第6脚相连接，U1的第34脚、35脚依次分别与U2的第5脚、第6脚相连接，U1的第6脚、第7脚、第8脚、第99脚依次分别与输入接口及电源滤波电路（1）中输入接口J1的第12脚、第5脚、第3脚和第8脚相连，U1的第11脚与电容C15的输入端相连，电容C15的输出端与晶振及放大滤波电路（4）中的电感L3输出端和电容C6输出端相交于H点；用于处理外部借口的频率字信息，生成锁相集成芯片的控制码，控制锁相集成芯片的各种工作状态，向外部借口提供锁定检测状态。