[发明专利]存储电路及其更新方法

摘要

本发明提供了一种存储电路及其更新方法。该存储电路包括一存储阵列、多个字线以及一存储控制器。该存储阵列具有多个存储区块。该多个字线对应于所述存储区块而设置。该存储控制器输出一存取指令和一存取地址以定址所述字线而存取该存储阵列，或是输出一更新指令和一更新地址以定址所述字线而更新该存储阵列。该存储控制器每隔一既定时间对每一所述字线对应的每一所述存储区块进行更新操作。该存储控制器计数并判断该存取指令的输出次数是否达一既定值，并依据该判断结果选择是否以该存取地址的相邻地址作为下一更新操作的更新地址。本发明避免连续存取同一字线，导致与该字线相邻的字线被干扰而造成该相邻字线中数据遗失的缺陷。

主权项

1.一种存储电路，其特征在于，该存储电路包括：一存储阵列，具有多个存储区块；多个字线，对应于所述存储区块而设置；以及一存储控制器，输出一存取指令和一存取地址以定址所述字线而存取该存储阵列，或是输出一更新指令和一更新地址以定址所述字线而更新该存储阵列；该存储控制器每隔一既定时间对每一所述字线对应的每一所述存储区块进行更新操作；该存储控制器计数并判断该存取指令的输出次数是否达一既定值，并依据该判断结果选择是否以该存取地址的相邻地址作为下一更新操作的该更新地址；其中该存储控制器还包括：一计数单元，计数该存取指令的输出次数，当该存取指令的输出次数到达该既定值时，该计数单元输出一插入更新旗标，并重置该存取指令的输出次数；一指令解码器，耦接至该计数单元，接收一指令输入，判断该指令输入为该存取指令或该更新指令，并输出该存取指令或该更新指令；若该指令输入为该存取指令，则该指令解码器通知该计数单元累加该存取指令的输出次数；一更新地址控制单元，耦接至该计数单元，接收该存取地址、该插入更新旗标以及该更新指令，输出该更新地址；一地址解码及选择器，耦接至该更新地址控制单元，接收该存取地址、该更新指令以及该更新地址，依据该存取地址或该更新地址定址该存储阵列的所述字线；其中当该地址解码及选择器未接收到该更新指令时，该地址解码及选择器解码该存取地址以定址该存储阵列的所述字线；以及其中当该地址解码及选择器接收到该更新指令时，该地址解码及选择器暂停解码该存取地址，并依据该更新地址定址该存储阵列的所述字线。