[发明专利]一种基于时钟管理器和FPGA的串行/解串器时钟源

摘要

本发明公开了一种基于时钟管理器和FPGA的串行/解串器时钟源，其工作原理为FPGA接收背板传输来的主备份时钟信号，由于所采用时钟管理器本身的特点，上电后，FPGA可以输出主备份的时钟信号给第一时钟管理器和第二时钟管理器，第一时钟管理器和第二时钟管理器配置成功后，可以输出同相或不同相位频率的时钟，本发明中FPGA输出8路时钟信号给SerDes，第一时钟管理器和第二时钟管理器输出共8路时钟信号给SerDes，FPGA输出的时钟与两片时钟管理器输出的时钟构成主备份关系，实际工作中可以根据调试结果选择最终的时钟来源，方便设计的灵活性、提高设计的可靠性。

主权项

一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：包括FPGA、第一时钟管理器、第二时钟管理器、第一开关组、第二开关组、第一差分信号转单端信号器件以及第二差分信号转单端信号器件；所述第一开关组和第二开关组均包括N个开关；外部主份时钟输出的差分时钟信号经第一差分信号转单端信号器件转变为主份单端时钟信号MCLK_Z，外部备份时钟输出的差分时钟信号经第二差分信号转单端信号器件转变为备份单端时钟信号MCLK_B，MCLK_Z和MCLK_B均通过FPGA的全局时钟管脚输入给FPGA；FPGA一方面对主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行处理，得到同频同相位的时钟信号，并通过FPGA的全局时钟管脚将该时钟信号分别输出给第一时钟管理器和第二时钟管理器，同时FPGA分别向第一时钟管理器和第二时钟管理器输出配置信息；另一方面，FPGA对输入的主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行逻辑处理得到N路同相位同频率或同相位分频后的时钟信号，通过第一开关组中的N个开关向外输出；第一时钟管理器和第二时钟管理器根据接收的FPGA配置信息及时钟信号共得到N路同相位同频率或同相位分频后的时钟信号，并通过第二开关组中的N个开关向外输出，其中N为串行/解串器的数量；第一开关组中的一个开关和第二开关组中的一个开关并联连接后与一个串行/解串器连接，用于为该串行/解串器提供FPGA输出的时钟信号或时钟管理器输出的信号，所述时钟管理器为第一时钟管理器或第二时钟管理器。