[发明专利]一种快速输入/输出Fast I/O的工艺映射方法有效
| 申请号： | 201410490484.2 | 申请日： | 2014-09-23 |
| 公开（公告）号： | CN105512351B | 公开（公告）日： | 2019-03-15 |
| 发明（设计）人： | 孟祥龙;耿嘉;王元鹏;刘明 | 申请（专利权）人： | 京微雅格（北京）科技有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京亿腾知识产权代理事务所 11309 | 代理人： | 陈霁 |
| 地址： | 100083 北京市海*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及一种快速输入/输出Fast I/O的工艺映射方法，所述方法包括：获取根据寄存器传输级RTL设计综合后的网表中的一个输入/输出I/O；根据用户约束确定当前所述I/O是否为Fast I/O；当所述I/O为Fast I/O时，进行设计规则DRC检查；当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步。 | ||
| 搜索关键词： | 一种 快速 输入 输出 fast 工艺 映射 方法 | ||
【主权项】：
1.一种快速输入/输出Fast I/O的工艺映射方法，其特征在于，所述方法包括:获取根据寄存器传输级RTL设计综合后的网表中的一个输入/输出I/O；根据用户约束确定当前所述I/O是否为快速输入/输出Fast I/O；当所述I/O为Fast I/O时，进行设计规则DRC检查；所述DRC检查为当向一个IOC中映射多个寄存器时，确定所述多个寄存器是否分别具有相同的时钟信号clk、时钟使能信号clk_en、置位信号set和复位信号reset；当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步；其中，所述IOC中的寄存器包括:输入寄存器、输出寄存器和输出使能寄存器；所述与所述I/O相连接的一个或多个寄存器包括：与I/O相连接的输入寄存器,和/或与I/O相连接的输出寄存器,和/或与I/O相连接的输出使能寄存器。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于京微雅格（北京）科技有限公司，未经京微雅格（北京）科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201410490484.2/，转载请声明来源钻瓜专利网。
