[发明专利]基于single‑portSRAM的转置矩阵的地址映射算法

摘要

本发明属于高清数字视频压缩编解码技术领域，具体为一种适用于HEVC视频编码标准下2D‑DCT/IDCT中基于single‑port SRAM的转置矩阵的地址映射算法。地址映射算法基于对矩阵分块求转置的运算，即先对矩阵进行分块，然后分别以小尺寸块矩阵和基本元素为单元对整个矩阵和小尺寸块矩阵求转置，小尺寸块矩阵的转置可以直接通过排序实现。本发明基于变换单元（TU）进行，支持HEVC允许的4种TU大小并可实现固定的吞吐率32pixes/cycle，适用于高吞吐率的2D‑DCT/IDCT及高性能的视频编解码器中。本发明硬件结构实现可以减小40%左右的面积；相比于已有的基于single‑port SRAM的转置矩阵的地址映射算法，可以在不增加硬件开销的情况下，获得更高的吞吐率，实现高清视频的实时编码。

主权项

一种基于Single‑port SRAM的转置矩阵的地址映射算法，基于矩阵分块求转置的基本运算：设对NxN矩阵A，求矩阵A的转置矩阵的步骤如下：①把NxN矩阵划分为以MxM矩阵为基本单元的(N/M)x(N/M)块矩阵；②对(N/M)x(N/M)的块矩阵求转置；③对每个MxM矩阵求转置；AT=A00A01A02A03A10A11A12A13A20A21A22A23A30A31A32A33T=A00TA10TA20TA30TA01TA11TA21TA31TA02TA12TA22TA32TA03TA13TA23TA33T]]>其中，Ahk为MxM基本单元矩阵，h，k＝0，1，2，3；基于Single‑port SRAM的转置矩阵硬件结构，由如下三部分模块组成：AGM，SRAM，MAM；其中：(1)SRAM模块，是存储单元，划分为32个Bank，每个Bank的深度为5，位宽为16bit；(2)AGM模块，根据映射算法产生地址add(i)和地址badd(i)，数据的映射通过地址add(i)和地址badd(i)确定，i＝0,1,2…,31；add(i)是第i个Bank的输入信号，控制将数据写入第i个Bank的指定字节；badd(i)通过MAM模块对数据进行排序：写操作时通过对输入数据排序将输入数据分块并写入指定的Bank；读操作时通过对读出的数据排序实现对块矩阵的转置及正序输出；(3)MAM模块，由32个32：1的选择器MUX组成，控制信号为badd(i)，对数据进行排序；所述地址映射算法，通过add(i)和badd(i)确定，具体映射如下：①4x4输入矩阵：算法支持同时处理两个4x4输入矩阵，4x4矩阵的转置直接通过badd实现，不经过SRAM的存储；映射如下：②8x8输入矩阵：8x8输入矩阵每次输入连续4行或4列，共输入两次：k＝0,1；写操作时地址映射如下：读操作时地址映射如下：③16x16输入矩阵：16x16输入矩阵每次输入连续2行或2列，共输入8次：k＝0,1,2,...,7；写操作时地址映射如下：读操作时地址映射如下：④32x32输入矩阵：32x32输入矩阵每次输入1行或1列，共输入32次：k＝0,1,2,...,31；写操作时地址映射如下：其中：⑴％：取余数的操作；M％N表示M除N的余数；⑵/：取整操作；M/N表示M除N的商的整数部分；⑶fN(i，j)是一个NxN的二维矩阵；fN(i,j)=i+jj≤(N-1-i)i+j-Nj>(N-1-i)]]>f8如下所示：f8=0123456712345670234567013456701245670123567012346701234576543210.]]>