[发明专利]具有静电放电(ESD)保护的半导体布置

摘要

本发明提供了一种或多种具有堆叠结构和静电放电(ESD)保护的半导体布置。半导体布置包括第一衬底、第二衬底、ESD焊盘、ESD器件及连接第一衬底和第二衬底的第一层间通孔。第一衬底包括第一PMOS器件和第一器件，而第二衬底包括第一NMOS器件和第二器件。可选地，第一衬底包括第一PMOS器件和第一NMOS器件，而第二衬底包括第一器件和第二器件。 1

主权项

1.一种半导体布置，包括：

第一衬底，包括：

第一PMOS器件；和

第一NMOS器件；

第二衬底，包括：

第一器件；和

第二器件；

静电放电(ESD)焊盘和连接至所述静电放电焊盘的静电放电器件，连接在所述第一器件和所述第二器件之间以保护所述第一PMOS器件和所述第一NMOS器件；以及

第一层间通孔，连接所述第一衬底和所述第二衬底。

2.根据权利要求1所述的半导体布置，其中，所述第一PMOS器件连接至所述第一器件，所述第一器件连接至所述第二器件，以及所述第二器件连接至所述第一NMOS器件。

3.根据权利要求1所述的半导体布置，其中，所述第一器件和所述第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。

4.根据权利要求3所述的半导体布置，其中，所述第一器件是所述第二PMOS器件，而所述第二器件是所述第二NMOS器件。

5.根据权利要求3所述的半导体布置，其中，所述第一器件是所述第一电阻器，而所述第二器件是所述第二电阻器。

6.根据权利要求1所述的半导体布置，包括：

VDD电源，连接至所述第一PMOS器件；以及

VSS电源，连接至所述第一NMOS器件。

7.根据权利要求1所述的半导体布置，其中，所述第一衬底和所述第二衬底为堆叠结构。

8.一种半导体布置，包括：

第一衬底，包括：

第一PMOS器件；和

第一器件；

第二衬底，包括：

第一NMOS器件；和

第二器件；

静电放电(ESD)焊盘和连接至所述静电放电焊盘的静电放电器件，连接在所述第一器件和所述第二器件之间以保护所述第一PMOS器件和所述第一NMOS器件；以及

第一层间通孔，连接所述第一衬底和所述第二衬底。

9.根据权利要求8所述的半导体布置，其中，所述第一PMOS器件连接至所述第一器件，所述第一器件连接至所述第二器件，以及所述第二器件连接至所述第一NMOS器件。

10.根据权利要求8所述的半导体布置，其中，所述第一器件和所述第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。

11.根据权利要求10所述的半导体布置，其中，所述第一器件是所述第二PMOS器件，而所述第二器件是所述第二NMOS器件。

12.根据权利要求10所述的半导体布置，其中，所述第一器件是所述第一电阻器，而所述第二器件是所述第二电阻器。

13.根据权利要求8所述的半导体布置，包括：

VDD电源，连接至所述第一PMOS器件；以及

VSS电源，连接至所述第一NMOS器件。

14.根据权利要求8所述的半导体布置，其中，所述第一衬底和所述第二衬底为堆叠结构。

15.一种半导体布置，包括：

第一衬底，包括：

第一PMOS器件；和

第一NMOS器件；

第二衬底，包括：

第一器件；和

第二器件；

静电放电(ESD)焊盘和连接至所述静电放电焊盘的静电放电器件，连接在所述第一器件和所述第二器件之间以保护所述第一PMOS器件和所述第一NMOS器件；

第一层间通孔，位于所述第一PMOS器件和所述第一器件之间；以及

第二层间通孔，位于所述第一NMOS器件和所述第二器件之间。

16.根据权利要求15所述的半导体布置，其中，所述第一器件和所述第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。

17.根据权利要求15所述的半导体布置，其中，VDD电源连接至所述第一PMOS器件，所述第一PMOS器件连接至所述第一器件，所述第一器件连接至所述第二器件，所述第二器件连接至所述第一NMOS器件，以及所述第一NMOS器件连接至VSS电源。

18.根据权利要求15所述的半导体布置，其中，所述第一衬底和所述第二衬底为堆叠结构。