[发明专利]一种解决FPGA保持时间不满足的方法

摘要

本发明公开一种解决FPGA保持时间不满足的方法，涉及FPGA设计领域，通过对模块进行面积约束，对Block RAM(块内存)的位置进行物理位置约束，加大和Block RAM的接口信号的data path（数据通路）和对Block RAM的接口信号进行物理位置约束；解决了FPGA中例化XILINX的Block RAM带来的hold time不满足的问题，能够快速方便的解决某些hold time的时序问题，满足整个设计对时序的要求。

主权项

1.一种解决FPGA保持时间不满足的方法，其特征在于，该方法具体包括如下步骤：(1)对模块进行面积约束；(2)对Block RAM的位置进行物理位置约束；(3)加大和Block RAM的接口信号的data path；(4)对Block RAM的接口信号进行物理位置约束；所述(1)对模块进行面积约束，是指对时序要求比较高的模块进行面积约束；具体实现方式如下：对要进行面积约束的模块取个别名:pblock_u_module_inst；对要进行面积约束的模块进行区域约定，让其在划定的区域内进行布局布线,FPGA厂商Xilinx的约束区域为SLICE_X0Y310到SLICE_X83Y359；所述(3)加大和Block RAM的接口信号的data path，是指对数据进行两次取反，然后通过XILINX原语保持此信号；具体实现方式如下：定义变量，变量的名称能任意指定：data，data1，data2，dataitfc；根据定义的变量，将变量data取反，然后赋值给变量data1；根据定义的变量，将变量data1取反，然后赋值给变量data2；根据定义的变量，将变量data2赋值给变量dataitfc；所述(2)对Block RAM的位置进行物理位置约束，具体实现方式如下：对要约束的data_ram进行位置约束，让设计中的RAM约束在FPGA芯片中的指定位置上,FPGA厂商Xilinx的约束位置为RAMB36_X1Y59；所述(4)对Block RAM的接口信号进行物理位置约束，具体实现方式如下：将要约束的信号data_ram_itfc进行指定约束值，FPGA厂商Xilinx通过BEL指定信号data_ram_itfc约束值为BFF；对要约束的信号data_ram_itfc进行位置约束，让信号约束在FPGA芯片中的指定位置上，FPGA厂商Xilinx的约束位置为SLICE_X33Y327。