[实用新型]高速时钟占空比检测系统

摘要

本实用新型公开了一种高速时钟占空比检测系统，其包括第一检测环路与第二检测环路，第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，第一多相位时钟发生器根据待测高速时钟产生n相时钟脉冲，第一采样器根据n相时钟脉冲对待测高速时钟进行采样，数字逻辑电路计数输入的第一高速时钟信号的占空比；第二检测环路连接于第一多相位时钟发生器与数据逻辑电路之间，其根据第一多相位时钟发生器输出的一对相邻时钟而产生m相时钟脉冲，并在m相时钟脉冲下对待测高速时钟进行采样，数字逻辑电路计数输入的第二高速时钟信号的占空比。本实用新型的占空比检测系统可快速地检测待测高速时钟的占空比，检测结果准确、精度高，且所占版图面积小，功耗低，适用范围广。

主权项

一种高速时钟占空比检测系统，其特征在于，包括第一检测环路与第二检测环路，所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，所述第一多相位时钟发生器根据待测高速时钟产生n相时钟脉冲，并将产生的n相时钟脉冲输入至所述第一采样器，n为大于或等于3的自然数，所述第一采样器根据接收的n相时钟脉冲对输入的待测高速时钟进行采样，所述第一采样器将采样后的第一高速时钟信号输入所述数字逻辑电路，所述数字逻辑电路计数输入的第一高速时钟信号的占空比并输出第一计数结果；所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出的一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。