[实用新型]一种改进型选择栅驱动电路

摘要

本实用新型是一种改进型选择栅驱动电路，该电路比传统的选择栅驱动电路增加了两个三阱工艺的NMOS晶体管，其中一个NMOS晶体管（第二NMOS管M6）在读取时起到隔离作用，另一个NMOS晶体管（第三NMOS管M7）避免了擦除时电路中出现浮置节点。本实用新型提出的选择栅驱动电路在读取时拥有较短的响应时间，有利于加快读取速度，缩短读取周期，擦除时避免了浮置节点的影响，消除了发生电路功能错误的隐患，提高存储器整体稳定性，增强了存储器的存取性能。

主权项

一种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG；以及通过栅极连接译码器输出端XD的第一NMOS管M1、第一PMOS管M2，所述第一NMOS管M1的漏极连接第一反向器I1的输入端和第二PMOS管M3的漏极；所述第一反向器I1的输出端连接第二PMOS管M3的栅极和第三PMOS管M4的栅极；所述第三PMOS管M4的源极连接第二信号端VPPSG，漏极连接信号输出端SG、第四NMOS管M8的栅极和第五NMOS管M9的漏极，衬底连接第一信号端WELL；所述第一信号端WELL分别连接第四PMOS管M5的衬底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的栅极接第三信号端CHIPERASE；所述第五NMOS管M9的的源极与P阱相连，并且同时连接第四NMOS管M8的源极与P阱以及第四信号端VNNSG；其特征在于，还包括有第二NMOS管M6和第三NMOS管M7；所述第二NMOS管M6的漏极分别连接第四PMOS管M5的漏极、第三NMOS管M7的漏极和第五NMOS管M9的栅极，并且在连接节点处形成SGB节点，第二NMOS管M6的N阱连接第一信号端WELL，P阱连接第四信号端VNNSG，第二NMOS管M6的栅极连接第一NMOS管M1的漏极，第二NMOS管M6的源极连接第三NMOS管M7的源极；所述第三NMOS管M7的N阱连接第一信号端WELL，P阱连接所述第四信号端VNNSG，第三NMOS管M7的源极连接第四NMOS管M8的漏极，第三NMOS管M7的栅极连接所以第三信号端CHIPERASE。