[实用新型]一种延迟锁相环和占空比矫正电路有效
| 申请号： | 201420570001.5 | 申请日： | 2014-09-29 |
| 公开（公告）号： | CN204190746U | 公开（公告）日： | 2015-03-04 |
| 发明（设计）人： | 亚历山大 | 申请（专利权）人： | 山东华芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 张倩 |
| 地址： | 250101 山东省济南市高*** | 国省代码： | 山东;37 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本实用新型涉及一种延迟锁相环和占空比矫正电路，包括：第一占空比矫正电路DCC1：DCC输入时钟的占空比进行矫正后输出DCC输出时钟；延迟锁相环DLL：接收DCC输出时钟作为DLL输入时钟进行时钟同步后输出DLL输出时钟；以及第二占空比矫正电路DCC2：接收DLL输出时钟作为DCC2输入时钟进行占空比矫正后输出DCC2输出时钟。本实用新型解决了现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本实用新型的整个电路的输出时钟可以精确保证是50％的占空比。 | ||
| 搜索关键词： | 一种 延迟 锁相环 矫正 电路 | ||
【主权项】：
一种延迟锁相环和占空比矫正电路，其特征在于：包括第一占空比矫正电路DCC1：DCC输入时钟的占空比进行矫正后输出DCC输出时钟；延迟锁相环DLL：接收DCC输出时钟作为DLL输入时钟进行时钟同步后输出DLL输出时钟；以及第二占空比矫正电路DCC2：接收DLL输出时钟作为DCC2输入时钟进行占空比矫正后输出DCC2输出时钟。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于山东华芯半导体有限公司，未经山东华芯半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201420570001.5/，转载请声明来源钻瓜专利网。
- 上一篇：一种电镀液
- 下一篇：一种用于防水卷材的粘合剂
