[发明专利]硅上液晶集成电路及其像素连续性测试方法和系统有效
申请号: | 201480017761.6 | 申请日: | 2014-01-24 |
公开(公告)号: | CN105051805B | 公开(公告)日: | 2018-03-02 |
发明(设计)人: | 乔纳森·B·阿什布鲁克;利昂内尔·李;布赖恩·R·卡雷 | 申请(专利权)人: | 菲尼萨公司 |
主分类号: | G09G3/00 | 分类号: | G09G3/00;G09G3/36 |
代理公司: | 北京集佳知识产权代理有限公司11227 | 代理人: | 朱胜,陈炜 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | 示例实施例包括硅上液晶集成电路中的像素的连续性测试方法。该方法包括将第一电压写入至像素。对像素进行隔离,并且对选择性地耦接至像素的线进行放电。该方法还包括对感测放大器进行使能,该感测放大器被配置成感测线上的电压。像素电连接至线,并且感测线上的生成电压。 | ||
搜索关键词: | 液晶 芯片 中的 像素 测试 | ||
【主权项】:
一种硅上液晶集成电路中的像素的连续性测试方法,所述硅上液晶集成电路包括具有多个像素的像素连续性测试系统,所述多个像素中的每个包括NMOS/PMOS互补开关以及金属‑绝缘体‑金属电容器,所述方法包括:将第一电压写入至所述多个像素中的第一像素,所述将第一电压写入包括将第一像素开关闭合并且将上拉开关和列拉式开关闭合,以使得第一电压源的电压通过所述上拉开关和所述列拉式开关经由所述第一像素开关被施加至所述第一像素,所述第一像素开关选择性地将第一像素耦接到列线,所述上拉开关和所述列拉式开关将所述列线耦接到所述第一电压源;对所述第一像素进行隔离,包括使所述第一像素开关开路,以使得写入所述第一像素的第一电压被存储作为所述第一像素中的电荷;对所述列线进行放电,包括闭合下拉开关和所述列拉式开关,所述下拉开关和所述列拉式开关将所述列线耦接到第二电压源;重置被配置成感测所述列线上的电压的感测放大器,所述感测放大器包括差异放大器感测电路和在所述差异放大器感测电路的反馈支路中的采样开关,所述感测放大器通过使所述采样开关开路并且闭合所述下拉开关、所述列拉式开关和感测放大器开关而被重置,所述感测放大器开关将所述感测放大器耦接到所述列线;对被配置成感测所述列线上的电压的感测放大器进行使能,包括闭合所述感测放大器开关和所述采样开关;将所述第一像素电耦接至所述列线,包括闭合所述第一像素开关,以使得存储在所述第一像素中的电荷与所述列线共享;以及感测所述列线上的生成电压。
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