[发明专利]消除码间串扰的方法及一种判决反馈序列预测器

摘要

本发明公开了一种消除码间串扰的方法及一种判决反馈序列预测器，涉及通信技术领域。该方法包括码间串扰成形滤波器接收输入信号，对输入信号进行处理以改变码间串扰的抽头能量分布，得到第一输出信号；改进型前馈均衡器接收第一输出信号，消除第一输出信号中前体ISI的所有抽头和后体ISI的第一个抽头，得到第二输出信号；改进型判决反馈均衡器接收第二输出信号，消除第二输出信号中后体ISI的第u+1至u+m个抽头，得到第三输出信号；改进型并行判决反馈解码器接收第三输出信号进行维特比译码，消除第三输出信号中后体ISI的第2个至第u个抽头，得到目标信号。本发明典型应用在1000BASE‑T物理层芯片的具体实现过程中。

主权项

一种判决反馈序列预测器，其特征在于，包括：码间串扰成形滤波器，用于接收输入信号，对所述输入信号进行处理以改变码间串扰的抽头能量分布，得到第一输出信号，并将所述第一输出信号传输至改进型前馈均衡器，所述第一输出信号的后体码间串扰的第一抽头的能量小于所述输入信号的后体码间串扰的第一抽头的能量，所述第一输出信号的后体码间串扰的第二抽头的能量大于所述输入信号的后体码间串扰的第二抽头的能量；改进型前馈均衡器，用于接收所述第一输出信号，消除所述第一输出信号中前体码间串扰的所有抽头和后体码间串扰的第一个抽头，得到第二输出信号，并将所述第二输出信号传输至改进型判决反馈均衡器；改进型判决反馈均衡器，用于接收所述第二输出信号，消除所述第二输出信号中后体码间串扰的第u+1至u+m个抽头，所述u和m为正整数，所述u>1，所述m为所述改进型判决反馈均衡器消除的码间串扰的抽头的总个数，得到第三输出信号，并将所述第三输出信号传输至改进型并行判决反馈解码器，其中，所述改进型判决反馈均衡器中，第一反馈回路中加法器的计算时间为两个时钟周期；改进型并行判决反馈解码器，用于接收所述第三输出信号，进行维特比译码，并消除所述第三输出信号中后体码间串扰的第2个至第u个抽头，得到消除码间串扰后的目标信号，所述改进型并行判决反馈解码器中的闭合反馈回路的计算时间为2个时钟周期。