[发明专利]一种应用于低功耗PipelineADC的比较器

摘要

本发明公开了一种应用于低功耗Pipeline ADC的比较器，相对于传统AB类和传统动态四输入比较器，在不增加额外版图面积的前提下，增加了控制比较器预放大电路偏置电压的辅助电路，所述辅助电路由两个NMOS开关组成，在两相非交叠时钟信号控制下工作。该辅助电路的目的在于，通过控制比较器预放大电路的偏置电压，控制预比较器在复位相和比较相的电流，使得比较器预放大电路在复位相无电流通过，而在比较相加以适当的偏置电压正常工作，从而减小比较器工作周期的平均电流。相比于传统的比较器，本案提出的比较器具有功耗低，特别适用于低功耗Pipeline ADC。

主权项

一种应用于低功耗Pipeline ADC的比较器，其特征在于：包括比较电路和辅助电路，其中比较电路包括预防大电路和锁存电路，各个电路的具体结构如下：所述预防大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，所述锁存电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10，所述辅助电路包括第六NMOS管MN6和第七NMOS管MN7；第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的栅极接第二PMOS管MP2的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第一PMOS管MP1的漏极接第四PMOS管MP4的源极和第六PMOS管MP6的源极；第二PMOS管MP2的源极接电源VDD，第二PMOS管MP2的栅极接第一PMOS管MP1的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第二PMOS管MP2的漏极接第三PMOS管MP3的源极和第五PMOS管MP5的源极；第三PMOS管MP3的栅极接输入电压VREFP，第三PMOS管MP3的源极接第二PMOS管MP2的漏极和第五PMOS管MP5的源极，第三PMOS管MP3的漏极接第六PMOS管MP6的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；第四PMOS管MP4的栅极接输入电压VREFN，第四PMOS管MP4的源极接第一PMOS管MP1的漏极和第六PMOS管MP6的源极，第四PMOS管MP4的漏极接第五PMOS管MP5的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；第五PMOS管MP5的栅极接输入电压VIP，第五PMOS管MP5的源极接第二PMOS管MP2的漏极和第三PMOS管MP3的源极，第五PMOS管MP5的漏极接第四PMOS管MP4的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；第六PMOS管MP6的栅极接输入电压VIN，第六PMOS管MP6的源极接第一PMOS管MP1的漏极和第四PMOS管MP4的源极；第六PMOS管MP6的漏极接第三PMOS管MP3的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；第一NMOS管MN1的栅极接第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极；第二NMOS管MN2的栅极接第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第一NMOS管MN1的栅极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；第三NMOS管MN3的栅极接时钟信号CK2，第三NMOS管MN3的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第四NMOS管MN4的源极，第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第三NMOS管MN3的漏极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第五NMOS管MN5的源极，第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；第四NMOS管MN4的栅极接第五NMOS管MN5的栅极和时钟信号CK1，第四NMOS管MN4的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第四NMOS管MN4的漏极接第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；第五NMOS管MN5的栅极接第四NMOS管MN4的栅极和时钟信号CK1，第五NMOS管MN5的源极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第五NMOS管MN5的漏极接第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极；第六NMOS管MN6的栅极接时钟信号CK1，第六NMOS管MN6的源极接比较器的偏置电压VB，第六NMOS管MN6的漏极接第七NMOS管MN7的源极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极；第七NMOS管MN7的栅极接时钟信号CK2，第七NMOS管MN7的源极接第六NMOS管MN6的漏极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极，第七NMOS管MN7的漏极接电源VDD；第七PMOS管MP7的栅极接时钟信号CK1，第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的漏极接第四NMOS管MN4的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；第八PMOS管MP8的栅极接第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，第八PMOS管MP8的源极接电源VDD，第八PMOS管MP8的漏极接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极和第九PMOS管MP9的栅极；第九PMOS管MP9的栅极接第七PMOS管MP7的漏极和第八PMOS管MP8的漏极，第九PMOS管MP9的源极接电源VDD，第九PMOS管MP9的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第十PMOS管MP10的漏极；第十PMOS管MP10的栅极接时钟信号CK1，第十PMOS管MP10的源极接电源VDD，第十PMOS管MP10的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第九PMOS管MP9的漏极；输出端OUTP接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，输出端OUTN接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。