[发明专利]一种适用异构多核DSP的高效总线仲裁系统

摘要

本发明特别涉及一种适用异构多核DSP的高效总线仲裁系统。该适用异构多核DSP的高效总线仲裁系统，根据不同设备读写的功能特点，分别设计了不同的总线仲裁策略，为设备分配专用的总线，并采用读写分离操作以实现读写操作的并行，建立了高效的总线仲裁机制，保证了EDMA实现数据高速无堵塞传输。

主权项

一种适用异构多核DSP的高效总线仲裁系统，其特征在于：包括为共享存储器SSRAM分配的SSRAM专用总线，为DDR3控制器分配的DDR3专用总线，为每个DSP核的外设控制寄存器分配的外设控制寄存器配置总线，为外部存储器接口EMIF16、多通道缓冲串行口McBSP、复通道音频接入接口McASP、通用输入/输出GPIO、Inter－Integrated Circuit I2C以及其他外设部件配置的慢速设备总线和为DSP0/DSP1/DSP2/DSP3内存分配对应的DSP0/DSP1/DSP2/DSP3 L2专用总线，共8条总线；其中慢速设备总线和外设控制寄存器配置总线支持32bit操作位宽，其余总线支持128bit操作位宽；所述SSRAM专用总线，DDR3专用总线，慢速设备总线和L2专用总线采用相同的固定优先级与令牌环轮转相结合的仲裁策略，而外设控制寄存器配置总线采用单一仲裁机制，即令牌环轮转仲裁。