[发明专利]通过工艺集成优化减小半导体器件性能调试难度的方法

摘要

本发明公开了一种通过工艺集成优化减小半导体器件性能调试难度的方法，包括进行浅沟槽隔离工艺，进行阱离子注入，完成多晶硅栅的制作并进行I/O器件的LDD离子注入，接着只进行PMOS PLDD离子注入，此处不进行NMOS NLDD离子注入，接着进行SiGe外延生长工艺，然后再进行NMOS NLDD离子注入，接着进行后续的流程工艺。本发明将NMOS NLDD离子注入放在SiGe外延工艺之后，使得NMOS器件可免受高性能制程中锗硅工艺热预算的影响，从而将NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。

主权项

通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，包括以下步骤：步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；步骤四：进行多晶硅栅的热处理；步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；步骤六：制作用于PMOS的第一栅极侧墙；步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；步骤八：进行锗硅外延生长工艺；其中，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理，留待进行锗硅外延生长工艺之后一起进行；步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；步骤十：制作用于NMOS的第二栅极侧墙；步骤十一：进行源漏注入形成源漏极。