[发明专利]用于无分频器的数字锁相环的高阶Σ△有效
| 申请号： | 201510262511.5 | 申请日： | 2015-05-21 |
| 公开（公告）号： | CN105306046B | 公开（公告）日： | 2019-03-22 |
| 发明（设计）人： | 罗腾·巴宁;义龙·巴宁;奥菲尔·德刚尼 | 申请（专利权）人： | 英特尔IP公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/099;H03M3/00 |
| 代理公司： | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人： | 李晓冬 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本公开涉及用于无分频器的数字锁相环的高阶∑△。这里描述了与实现无分频器的数字锁相环(DPLL)相关的技术，其中该无分频器的数字锁相环包括与更高阶∑△匹配的环路响应。 | ||
| 搜索关键词： | 用于 分频器 数字 锁相环 | ||
【主权项】：
1.一种无分频器的锁相环PLL系统，包括：基准频率振荡器，所述基准频率振荡器被配置为提供基准信号；电压控制振荡器VCO，所述VCO被配置为提供反馈信号；时间数字转换器TDC，所述TDC被配置为接收所述基准信号和所述反馈信号，并且确定所述基准信号与所述反馈信号之间的时间差；以及Σ△控制单元，所述Σ△控制单元耦合到所述TDC，并且所述Σ△控制单元包括将至少一个一阶Σ△级联到所述TDC的算法，其中，所述算法将所述TDC扩展为覆盖多个VCO周期以用于测量所述时间差。
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