[发明专利]一种基于相差的三模时钟产生电路有效
| 申请号： | 201510309684.8 | 申请日： | 2015-06-05 |
| 公开（公告）号： | CN104917498B | 公开（公告）日： | 2017-08-04 |
| 发明（设计）人： | 张丽娜;赵翠华;娄冕;崔媛媛;张春妹 | 申请（专利权）人： | 中国航天科技集团公司第九研究院第七七一研究所 |
| 主分类号： | H03K5/15 | 分类号： | H03K5/15 |
| 代理公司： | 西安通大专利代理有限责任公司61200 | 代理人： | 李宏德 |
| 地址： | 710068 *** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路；其包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟。 | ||
| 搜索关键词： | 一种 基于 相差 时钟 产生 电路 | ||
【主权项】：
一种基于相差的三模时钟产生电路，其特征在于，包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；所述的时钟选择电路包括选择器、时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；第一路时钟选择电路中的选择器mux1的低电平输入端和高电平输入端均连接时钟clk；第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元D0连接时钟clk，高电平输入端通过延时单元D1连接时钟clk；第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时单元D2和延时单元D3连接时钟clk，高电平输入端通过串联的延时单元D4和延时单元D5连接时钟clk。
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