[发明专利]一种抗单粒子多节点翻转的锁存器

摘要

本发明公开了一种抗单粒子多节点翻转的锁存器，包括六个传输门、六个CWSP单元和一个表决器；六个CWSP单元处于高度冗余的状态，当任意两个节点因单粒子的影响而发生逻辑翻转时，一部分CWSP单元进入保持状态，避免逻辑翻转影响它们的输出；而且另一部分CWSP单元会将受影响的节点恢复至正确的逻辑状态；该锁存器还使用表决器作为输出级，能够消除受影响的内部节点对输出节点的干扰。本发明解决了单粒子导致的多节点翻转问题，并不依赖于版图设计，极大地提高了锁存器的可靠性。适用于高可靠性的集成电路系统，可应用在航天、航空等领域中。

主权项

一种抗单粒子多节点翻转的锁存器，其特征在于，包括六个传输门、六个CWSP单元和一个表决器（3），还包括数据输入端（D）、数据输出端（Q）和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端（CLK）和第二时钟信号输入端（CLKB），分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门（11）、第二传输门（12）、第三传输门（13）、第四传输门（14）、第五传输门（15）和第六传输门（16）；六个CWSP单元依次为第一CWSP单元（21）、第二CWSP单元（22）、第三CWSP单元（23）、第四CWSP单元（24）、第五CWSP单元（25）和第六CWSP单元（26）；每个CWSP单元均含有第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；表决器（3）含有第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；所述六个传输门、六个CWSP单元和一个表决器（3）均使用相同的电源；其中，第一传输门（11）、第二传输门（12）和第三传输门（13）的信号输入端为本锁存器的数据输入端（D）；第一传输门（11）的信号输出端分别与第一CWSP单元（21）的第一信号输入端（IN1）、第二CWSP单元（22）的第一信号输入端（IN1）以及第六传输门（16）的信号输出端相连接，第二传输门（12）的信号输出端分别与第二CWSP单元（22）的第二信号输入端（IN2）、第三CWSP单元（23）的第一信号输入端（IN1）以及第四传输门（14）的信号输出端相连接，第三传输门（13）的信号输出端分别与第一CWSP单元（21）的第二信号输入端（IN2）、第三CWSP单元（23）的第二信号输入端（IN2）以及第五传输门（15）的信号输出端相连接；第一CWSP单元（21）的信号输出端（OUT）分别与第四CWSP单元（24）的第一信号输入端（IN1）、第五CWSP单元（25）的第一信号输入端（IN1）以及表决器（3）的第一信号输入端（IN1）相连接，第二CWSP单元（22）的信号输出端（OUT）分别与第五CWSP单元（25）的第二信号输入端（IN2）、第六CWSP单元（26）的第一信号输入端（IN1）以及表决器（3）的第二信号输入端（IN2）相连接，第三CWSP单元（23）的信号输出端（OUT）分别与第四CWSP单元（24）的第二信号输入端（IN2）、第六CWSP单元（26）的第二信号输入端（IN2）以及表决器（3）的第三信号输入端（IN3）相连接；第四CWSP单元（24）的信号输出端（OUT）与第四传输门（14）的信号输入端相连接，第五CWSP单元（25）的信号输出端（OUT）与第五传输门（15）的信号输入端相连接，第六CWSP单元（26）的信号输出端（OUT）与第六传输门（16）的信号输入端相连接；表决器（3）的信号输出端（OUT）为本锁存器的数据输出端（Q）。