[发明专利]一种嵌入式闪存结构及其制备方法

摘要

本发明涉及半导体器件技术领域，尤其涉及一种嵌入式闪存结构及其制备方法，本发明通过优化工艺的顺序，改善擦除栅到浮栅之间的第二遂穿氧化层沉积前的工艺，以实现擦除栅到浮栅的耦合比的降低，从而有效提高了55nm嵌入式闪存的擦除效率。

主权项

一种嵌入式闪存结构的制备方法，其特征在于，所述方法包括：提供一硅衬底，且所述硅衬底上预设有第一器件区域和第二器件区域；于所述硅衬底上按照从下至上的顺序依次制备第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；依次刻蚀所述氮化硅层、所述控制栅多晶硅层和所述ONO层至所述控制栅多晶硅层的上表面，以在位于所述第一器件区域的所述硅衬底之上形成第一开口及在位于所述第二器件区域的所述硅衬底之上形成第二开口；利用掩膜刻蚀所述第一开口底部至所述第一遂穿氧化层的上表面，以形成第一凹槽，及刻蚀所述第二开口底部至所述第一遂穿氧化层的上表面，以形成第二凹槽；于所述第一凹槽中制备氧化层及第二遂穿氧化层；于所述第一开口和第一凹槽中制备擦除栅及于所述第二开口和所述第二凹槽中制备字线栅。