[发明专利]一种带隙基准源电路

摘要

本发明涉及一种带隙基准源电路。该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管、运算放大器。第三晶体管、第四晶体为二极管连接方式。第三晶体管、第四晶体管构成第一运放环路的一部分，第三晶体管、第四晶体管工作在亚阈值区，从而使第三晶体管、第四晶体管电压差为正温度系数电压。第四晶体管与第五晶体管相接，第五晶体管与第六晶体管相接，第五晶体管、第十一晶体管、运算放大器相接，第六晶体管为二极管连接方式。第六晶体管工作在亚阈值区，从而使第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。本发明可用于深亚微米工艺集成电路中。

主权项

一种带隙基准源电路，该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管、第九晶体管、第十晶体管、第一电阻及运算放大器；该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压；该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，该第五晶体管、该第十一晶体管、该运算放大器相接，且该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压；其中，所述第九晶体管、第十晶体管、第十一晶体管为PMOS管，所述第三晶体管、第四晶体管、第五晶体管、第六晶体管为NMOS管；该第十一晶体管漏极接第五晶体管漏极，该第五晶体管栅极接第四晶体管栅极，该第五晶体管源极接第六晶体管源极；该第九晶体管与该第十晶体管相接，该第十晶体管与该第四晶体管相接，该第九晶体管、第一电阻与该第三晶体管相接，且该第九晶体管、该第十晶体管、第一电阻、该第四晶体管、该第三晶体管构成所述第一运放环路；该第九晶体管栅极与该第十晶体管栅极相接，该第十晶体管漏极与该第四晶体管漏极相接，该第九晶体管漏极与该第三晶体管漏极相接。