[发明专利]基于FPGA的集散控制系统中的主处理器及其控制方法有效
| 申请号： | 201510751756.4 | 申请日： | 2015-11-06 |
| 公开（公告）号： | CN105425662B | 公开（公告）日： | 2019-04-09 |
| 发明（设计）人： | 王纪坤;石桂连;齐敏;谢逸钦;吴彬;莫昌瑜;李刚;韩宾 | 申请（专利权）人： | 北京广利核系统工程有限公司;中国广核集团有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100094 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 为了解决现有技术中基于FPGA的DCS中的主处理器可能因为内部逻辑算法多样性导致运算结果可能出错的技术问题，本发明提供一种能够实现算法变量同步的基于FPGA的集散控制系统中的主处理器及其控制方法。主处理器包括：输入接口模块、算法运算模块、输出接口模块，算法运算模块可以对所述输入接口模块的数据进行并行处理，并且输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位；主处理器还设置有对主处理器运算周期进行分频处理的分频模块，算法运算模块基于分频模块的时钟信号，对输入接口模块的输入参数进行逻辑运算；因此，可以让主处理器在并行处理输入数据的同时，保证所有变量在整个主处理器运算周期内保持信号同步。 | ||
| 搜索关键词： | 基于 fpga 集散 控制系统 中的 处理器 及其 控制 方法 | ||
【主权项】：
1.一种基于FPGA的集散控制系统中的主处理器，其特征在于，该主处理器包括：用于接收数据的输入接口模块；与所述输入接口模块连接的算法运算模块，所述算法运算模块可以对所述输入接口模块的数据进行并行处理；将所述算法运算模块的计算结果输出至外部的输出接口模块；其中，所述输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位，并且算法运算模块可以基于所述数据有效位计算出数据信号值对应的算法长度；所述主处理器还设置有对主处理器运算周期进行分频处理的分频模块，所述算法运算模块基于所述分频模块的时钟信号，对所述输入接口模块的输入参数进行逻辑运算，并且基于所述算法运算模块计算的并行处理数据中对应算法长度和分频模块的时钟信号，输出运算结果。
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