[发明专利]用于多核芯片的集成电路布局配线

摘要

一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5‑10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。

主权项

1.一种电子装置，包括：无沟道集成半导体电路裸片，所述无沟道集成半导体电路裸片没有将总芯片表面积的实质部分专用于互连线路，所述无沟道集成半导体电路裸片包括：半导体衬底；在所述衬底中和在所述衬底上形成的晶体管层；在所述晶体管层上的多个金属层，所述多个金属层中的第一金属层通过所述多个金属层中的剩余金属层而与所述晶体管层间隔开；在所述晶体管层中的多个逻辑单元，所述多个逻辑单元中的每个逻辑单元占用所述半导体衬底上的选定区域；在所述第一金属层中形成的多条互连总线，所述互连总线将所述多个逻辑单元中的第一逻辑单元电耦合至所述多个逻辑单元中的第二逻辑单元；在所述晶体管层中的缓冲器电路，所述缓冲器电路电连接至所述互连总线，所述缓冲器电路在操作中接收来自所述第一逻辑单元的第一信号并且输出第二信号至所述第二逻辑单元，所述缓冲器电路位于与所述多个逻辑单元中的第三逻辑单元相同的区域中，所述缓冲器电路与所述第三逻辑单元电隔离；以及从第一互连总线、通过所述多个金属层中的剩余金属层延伸至所述缓冲器电路的多个导电过孔和触点。