[发明专利]一种DLL输出电路及保证DRAM省电模式退出正常的方法有效
| 申请号： | 201510786326.6 | 申请日： | 2015-11-16 |
| 公开（公告）号： | CN105281754B | 公开（公告）日： | 2019-05-17 |
| 发明（设计）人： | 王嵩 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 张倩 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明涉及一种DLL输出电路及保证DRAM省电模式退出正常的方法，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制电路、延迟链控制器、反馈电路，还包括计数器和运算器，计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器连接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。本发明解决了现有DLL输出电路在面临电流突变的突发状况下，无法补偿瞬态的电压扰动，出现DRAM内部供电系统不稳定的技术问题，本发明能在DRAM省电模式退出时自动补偿，达到瞬态补偿噪声的效果。 | ||
| 搜索关键词： | 一种 dll 输出 电路 保证 dram 模式 退出 正常 方法 | ||
【主权项】：
1.一种DLL输出电路，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制电路、延迟链控制器、反馈电路，所述接收器、DLL延迟链、输出驱动器依次连接，所述DLL鉴相器的一个输入端连接在接收器和DLL延迟链之间，所述DLL鉴相器的另一个输入端通过反馈电路连接在DLL延迟链和输出驱动器之间，所述DLL鉴相器的输出端与DLL逻辑控制电路的一端连接，所述DLL逻辑控制电路的另一端与延迟链控制器的一端连接，所述延迟链控制器的另一端与DLL延迟链连接，其特征在于：还包括计数器和运算器，所述计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器连接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数；所述配置参数根据DRAM实际的工作环境来进行配置，或者根据频率判断信号自动进行配置调整。
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