[发明专利]处理器及其高速缓存存储器和高速缓存存储器的操作方法

摘要

一种高速缓存存储器具有一个2^N组的数组而每一组具有多个卷标且每一卷标为X比特以及2^W路。一个输入端接收一个为Q比特的内存地址[(Q‑1):0]，其具有卷标内存地址[(Q‑1):(Q‑X)]以及索引内存地址[(Q‑X‑1):J]。Q是至少为(N+J+X‑1)的整数。组选取逻辑使用索引以及卷标的最低有效比特选取一个组，比较逻辑把卷标中除了最低有效比特之外的所有比特对照于所选取组中的每一卷标中除了最低有效比特之外的所有比特，并且若对照结果为匹配则标示为命中，若反之，则当操作在第一模式之下的时候分配逻辑分配至所选取组的任一2^W路，且当操作在第二模式之下的时候分配至所选取组的2^W路的一个子组。所述的子组由卷标的比特限定。

主权项

1.一种高速缓存存储器，用于存储2^J字节的高速缓存线，J为大于3的整数，该高速缓存存储器包括：一数组，该数组为2^N组且每一组具有多个卷标，每一卷标为X比特，其中N以及X都是大于5的整数，其中该数组具有2^W路，W为大于3的整数；一输入端，该输入端接收Q比特的内存地址，该内存地址[(Q‑1):0]具有：一卷标内存地址[(Q‑1):(Q‑X)]；以及一索引内存地址[(Q‑X‑1):J]；其中Q是至少为(N+J+X‑1)的整数；以及一组选取逻辑使用该索引以及该卷标的最低有效比特选取该数组的其中一组；一比较逻辑将卷标中除了最低有效比特之外的所有比特对照于所选取的组中的每一卷标中除了最低有效比特之外的所有比特，并在对照结果为匹配时标示为命中；以及一分配逻辑，当该比较逻辑标示为不匹配：当操作在一第一模式之下的时候分配至所选取的组的任一2^W路；以及当操作在一第二模式之下的时候分配至所选取的组的2^W路的其中一子组，其中该2^W路的子组由该卷标的一或多个比特限定；当操作在一第三模式：该组选取逻辑使用该索引选取该数组中的二组；该比较逻辑把该卷标对照于所选取的二组中的每一卷标并且在对照结果为匹配的时候标示为命中；以及该分配逻辑在对照结果为不匹配的时候分配至所选取的二组中的其中一组。