[发明专利]用于减少泄漏的SRAM架构

摘要

本发明总体上涉及半导体存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路，以允许对有区别的电源电压的低压操作或应用。

主权项

1.一种连接到第一电源电压(VDD)的存储器，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL包括所述多个存储器单元中的一行；多个位线对，其中，每个位线对包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；每个存储器单元包括静态随机存取存储器(SRAM)位单元(100)，所述SRAM位单元包括：两个交叉耦合的反相器(I1，I2)；单个写入存取晶体管(M1)，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及第一读取存取晶体管(M2)和第二读取存取晶体管(M3)，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管(M3)被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管(M2)被安排用于转换由所述两个交叉耦合的反相器存储的数据；其中，所述位单元连接到反相器(尾部缓冲器)，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管(M2)连接到地并且用于在其他情况下将所述第一读取存取晶体管(M2)连接到所述第一电源电压。