[发明专利]一种提升ASIC算法精度的方法有效
| 申请号： | 201610005775.7 | 申请日： | 2016-01-06 |
| 公开（公告）号： | CN105677967B | 公开（公告）日： | 2018-11-20 |
| 发明（设计）人： | 李朋;赵鑫鑫;于治楼 | 申请（专利权）人： | 浪潮集团有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 济南信达专利事务所有限公司 37100 | 代理人： | 姜明 |
| 地址： | 250101 山东*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开一种提升ASIC算法精度的方法，属于计算机技术领域；针对数字ASIC中加减乘除等运算的高精度实现，在针对ASIC设计进行中间运算过程中，设置算法减损模块和取整运算模块；算法减损模块用于算法中间过程中保留更多的有效位数，取整运算模块根据实际情况采取整规则对结果进行取整；本发明可用于半导体领域，可以减小算法中间过程带来的精度损耗，而且可以实现向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。该方法具有通用性强、实施简便等特点，具有广阔的应用前景。 | ||
| 搜索关键词： | 一种 提升 asic 算法 精度 方法 | ||
【主权项】：
1.一种提升ASIC算法精度的方法，其特征是在针对ASIC设计进行中间运算过程中，设置算法减损模块和取整运算模块；算法减损模块用于算法中间过程中保留更多的有效位数，取整运算模块根据实际情况采取整规则对结果进行取整；具体过程为在针对ASIC设计进行中间运算之前对分子部分的数据利用算法减损模块进行减损因子δ调整，所述减损因子δ根据在ASIC设计中计算的需要，在21,22,23,24,25,…，2n中选取，使得在做除法之前提高分子的有效位数，进而除法之后的结果保留更多的有效位数，并利用取整运算模块根据实际情况采取的取整规则来对结果进行取整处理，以减少运算中间过程带来的精度损耗。
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