[发明专利]模拟译码电路设计方法及系统有效
| 申请号： | 201610035297.4 | 申请日： | 2016-01-19 |
| 公开（公告）号： | CN105512439B | 公开（公告）日： | 2018-07-06 |
| 发明（设计）人： | 赵哲;王帅;尹雪;郑浩;丁旭辉;高原;卜祥元;安建平;曾博文 | 申请（专利权）人： | 北京理工大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 李相雨 |
| 地址： | 100081 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种模拟译码电路设计方法及系统，所述方法包括：S1.根据预设校验矩阵建立因子图模型；根据因子图模型建立对应的模拟译码电路；S2.根据预设电路设计要求以及相应公式设计和积模块电路的输入参数；S3.获取和积模块电路的相关失配参数和相关延迟参数；S4.根据相关失配参数和相关延迟参数进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到BER性能仿真结果；S5.判断仿真结果是否满足预设要求，若是则结束流程；否则修改步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。本发明能够将设计输入参数和系统级别特性联系起来，因此能够为电路设计提供优化指导。 | ||
| 搜索关键词： | 模拟译码 电路设计 失配 仿真结果 模块电路 输入参数 延迟参数 预设要求 因子图 电路 设计输入参数 电路模型 动态行为 计算过程 模型建立 系统级别 相应公式 校验矩阵 性能仿真 影响因素 预设电路 预设 优化 | ||
【主权项】：
1.一种模拟译码电路设计方法，其特征在于，包括：S1.根据预设校验矩阵建立译码因子图模型；将所述译码因子图模型中的节点转换为对应和积模块电路，将所述译码因子图模型中的变量节点转换为等式约束模块，将所述译码因子图模型中的校验节点转换为奇偶校验模块；根据所述译码因子图模型的拓扑完成所述和积模块电路之间的连线；S2.根据预设电路设计要求以及下述公式设计所述和积模块电路的输入参数：![]()
其中，W/L为吉尔伯特乘法电路晶体管栅极宽长比，IU为单元电流，IS为工艺相关电流；其中，所述和积模块电路的输入参数包括W/L和IU；S3.获取所述和积模块电路的相关失配参数和相关延迟参数；S4.根据步骤S3得到的相关失配参数和相关延迟参数，进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到模拟译码电路BER性能仿真结果；S5.判断步骤S4得到的BER性能仿真结果是否满足预设要求，若是，则结束流程；否则修改所述步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。
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