[发明专利]用于实现超宽带伪随机编码实时脉冲压缩的装置

摘要

本发明提供了一种用于实现超宽带伪随机编码实时脉冲压缩的装置。在该装置中，基于FPGA内部大量的DSP48E硬核实现的分时并行时域互相关计算，实现了超宽带伪随机编码实时脉冲压缩，节省了大量的存储资源，同时达到了更高的时间效率。

主权项

一种用于实现超宽带伪随机编码实时脉冲压缩的装置，其特征在于，包括：脉冲压缩模块(30)，用于对发射信号和回波信号进行互相关运算，获得脉冲响应函数，该脉冲压缩模块(30)包括：第一存储单元，用于存储发射信号s(n)，n＝1，2...，N‑1，其中N为发射信号的采样长度；第二存储单元，用于存储回波信号y(m)，m＝0，1，2，...，M‑1，其中M为回波信号的采样长度；延时单元组，其包括级联的q‑1个延时单元，其中，第一个延时单元(33)的输入端连接至第一双端口RAM存储单元(31)的输出端，每一延时单元对输入的信号延时一个时钟周期；计算单元，其包括q个计算子单元，每一个计算子单元由一个DSP内核完成，该q个计算子单元中：第1个计算子单元的两输入端分别连接至第一存储单元和第二存储单元的输出端；除第1个计算子单元之外的第j个计算子单元的两输入端分别连接至第j‑1的延时单元和第二存储单元(32)的输出端；多路选择器(35)，其具有q个输入端和1个输出端，该q个输入端分别连接至q个计算子单元的输出端；以及第三存储单元(36)，其输入端连接至多路选择器(35)的1个输出端，其输出端输出脉冲响应函数；其中，q≥3。