[发明专利]延时量自动校正的等效采样装置

摘要

本发明提供了一种延时量自动校正的等效采样装置。该等效采样装置基于可编程延时芯片及可编程逻辑门阵列FPGA实现，其中的延时量自动矫正过程主要包括：利用FPGA实时测量可编程延时芯片的延时精度；然后根据延时电路的延时精度自动调整等效采样中的延时量，从而保证等间隔地等效采样，具有电路结构简单、测量精度高、实时矫正能力强等优点。

主权项

一种延时量自动校正的等效采样装置，其特征在于，包括：FPGA芯片(10)；时钟源(20)，用于产生第一时钟(CLK1)；第一扇出芯片(30)，与时钟源(20)电性连接，用于由所述第一时钟CLK1产生两路时钟‑第二时钟(CLK2)和第三时钟(CLK3)，其中，第三时钟(CLK3)输入FPGA芯片(10)；可编程延时芯片(40)，其输入端连接至第一扇出芯片(30)中第二时钟(CLK2)的输出端，其控制端连接至FPGA芯片(10)的输出端，用于利用该FPGA芯片(10)输出的延时量对输入的第二时钟(CLK2)进行延时，产生并输出第四时钟(CLK4)；第二扇出芯片(50)，与可编程延时芯片(40)的输出端电性连接，用于由输入的第四时钟(CLK4)产生两路时钟‑第五时钟(CLK5)和第六时钟(CLK6)，其中，第六时钟(CLK6)输入FPGA芯片(10)；模数转换芯片(60)，其时钟输入端连接至第二扇出芯片(50)中第五时钟(CLK5)的输出端，其信号输入端输入模拟信号，用于利用该第五时钟(CLK5)作为采样时钟，对输入的模拟信号进行采样并输出；其中，FPGA芯片(10)利用第三时钟(CLK3)作为工作时钟采样第六时钟(CLK6)，计算可编程延时芯片(40)的延时精度，并由该延时精度和第一时钟(CLK1)的时间周期，生成延时量并传输至可编程延时芯片(40)的控制端。