[发明专利]一种基于位串架构的蝶形运算单元、FFT处理器及方法有效
| 申请号： | 201610057241.9 | 申请日： | 2016-01-27 |
| 公开（公告）号： | CN105608055B | 公开（公告）日： | 2018-07-31 |
| 发明（设计）人： | 陈杰男;费超;袁建生;胡剑浩;曾维琪 | 申请（专利权）人： | 南京阿尔法莱瑞通信技术有限公司 |
| 主分类号： | G06F17/14 | 分类号： | G06F17/14 |
| 代理公司： | 四川力久律师事务所 51221 | 代理人： | 熊晓果 |
| 地址： | 210009 江*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。 | ||
| 搜索关键词： | 一种 基于 架构 蝶形 运算 单元 fft 处理器 方法 | ||
【主权项】：
1.一种基于位串架构的蝶形运算单元，其特征在于，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入；其中，所述乘法器由多个一位全加器构成，所述一位全加器的个数与一位全加器之间的连接方式由旋转因子确定，所述乘法器逐比特地完成输入序列与旋转因子的常系数乘法；而且，所述旋转因子使用CSD序列进行表示。
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