[发明专利]一种减少切口的制造方法在审
| 申请号： | 201610107391.6 | 申请日： | 2016-02-26 |
| 公开（公告）号： | CN105609467A | 公开（公告）日： | 2016-05-25 |
| 发明（设计）人： | 刘春文 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L21/02 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种减少切口的制造方法，包括：提供半导体基体，并且在所示半导体基体上形成掺氮碳化硅层；在掺氮碳化硅层表面形成含碳低K介质层；对含碳低K介质层在TEOS的环境中进行He等离子体处理，由此在含碳低K介质层表面形成二氧化硅硬掩膜层；在二氧化硅的硬掩膜层上，通过有氧等离子体增强沉积工艺沉积一层TEOS硬掩膜层；利用二氧化硅硬掩膜层和TEOS硬掩膜层，对含碳低K介质层和掺氮碳化硅层进行刻蚀，从而在含碳低K介质层和掺氮碳化硅层中形成沟槽和通孔；并且，随后执行湿法清洗。 | ||
| 搜索关键词： | 一种 减少 切口 制造 方法 | ||
【主权项】：
一种减少切口的制造方法，其特征在于包括：第一步骤：提供半导体基体，并且在所示半导体基体上形成掺氮碳化硅层；第二步骤：在掺氮碳化硅层表面形成含碳低K介质层；第三步骤：对含碳低K介质层在TEOS的环境中进行He等离子体处理，由此在含碳低K介质层表面形成二氧化硅硬掩膜层；第四步骤：在二氧化硅的硬掩膜层上，通过有氧等离子体增强沉积工艺沉积一层TEOS硬掩膜层；第五步骤：利用二氧化硅硬掩膜层和TEOS硬掩膜层，对含碳低K介质层和掺氮碳化硅层进行刻蚀，从而在含碳低K介质层和掺氮碳化硅层中形成沟槽和通孔；并且，随后执行湿法清洗。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
