[发明专利]一种集成电路ESD全芯片防护电路在审
| 申请号： | 201611143108.1 | 申请日： | 2016-12-06 |
| 公开（公告）号： | CN107039422A | 公开（公告）日： | 2017-08-11 |
| 发明（设计）人： | 金湘亮;周子杰;汪洋 | 申请（专利权）人： | 湘潭大学 |
| 主分类号： | H01L27/02 | 分类号： | H01L27/02 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 411105 *** | 国省代码： | 湖南;43 |
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| 摘要： | 本发明公开了一种集成电路ESD全芯片防护电路，包括第一NMOS管、第二NMOS管、一个PMOS管、第一电阻、第二电阻，PMOS管与第一NMOS管共用INPUT/OUTPUT端口，PMOS管的漏极连接I/O口，源极与第二NMOS管的漏极相连，栅极与源极间串联第一电阻，第一NMOS管的漏极连接I/O口，第一NMOS管和第二NMOS管的栅极共用第二电阻，并与第一NMOS管和第二NMOS管的源极相连。本发明的集成电路ESD全芯片防护电路，不但可以达到更迅速泄放ESD电流，解决线路上的电阻造成的ESD电流泄放不及时的目的，而已还能在不降低防护等级的同时减小芯片的面积。 | ||
| 搜索关键词： | 一种 集成电路 esd 芯片 防护 电路 | ||
【主权项】：
一种集成电路ESD全芯片防护电路，其特征在于：包括第一NMOS管、第二NMOS管、一个PMOS管、第一电阻、第二电阻，PMOS管与第一NMOS管共用INPUT/OUTPUT端口，PMOS管的漏极连接I/O口，源极与第二NMOS管的漏极相连，栅极与源极间串联第一电阻，第一NMOS管的漏极连接I/O口，第一NMOS管和第二NMOS管的栅极共用第二电阻，并与第一NMOS管和第二NMOS管的源极相连。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
H01L 半导体器件；其他类目中不包括的电固体器件
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