[发明专利]一种单芯片上多块嵌入式存储器的内建自测试设计方法

摘要

一种单芯片上多块嵌入式存储器的内建自测试设计方法，该方法根据芯片上存储器的工作频率、大小、端口类型、数量以及版图布局来确定合理的存储器内建自测试方案和结构，在设计中插入多块存储器内建自测试逻辑，实现串行和并行测试的多种组合测试方式，达到存储器的测试时间、测试成本、测试功耗、测试逻辑所增加面积的最优化，提高测试效率，并有利于版图设计时的布局布线和时序收敛；增加时钟选择逻辑电路，能够实现在速测试和低速测试；此外，增加存储器的旁路逻辑，能够消除存储器阴影逻辑带来的数字逻辑扫描测试时的测试覆盖率的损失，提升测试覆盖率。

主权项

一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于包括以下步骤：(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；(6)每个控制器根据对应存储器的自测试逻辑和工作模式生成测试激励，完成对应存储器的自动测试，并通过该控制器对应的存储器测试通过端口或存储器测试失效端口将测试结果输出，完成每个存储器的内建自测试。